Nano-CT: Capacitores de baixa deriva para circuitos de realimentação estáveis

Nano-CT: Capacitores de baixa deriva para circuitos de realimentação estáveis

Sumário

A inspeção avançada de embalagens leva a resolução da tomografia computadorizada (TC) à escala nanométrica, onde uma deriva de 0.05% na tensão do tubo oculta vazios e juntas frágeis. O circuito de realimentação de alta tensão mantém essa tensão, e sua margem de fase depende do capacitor na rede de compensação. Este artigo apresenta a largura de banda do circuito, o fator de dissipação efetivo e as relações de margem de fase, os três problemas de campo que corroem a margem e seis etapas de projeto com os resultados medidos de um sistema de 130 kV.

1. Introdução

As tecnologias Fan-Out, 2.5D/3D IC e flip-chip permitem a inspeção em escala submicrométrica. A Nano-CT reconstrói a forma tridimensional de esferas de solda, pilares de cobre e vias através do silício sem a necessidade de cortar a amostra.

As dimensões dos componentes, da ordem de alguns micrômetros, deixam pouca margem para erros de tensão. Uma deriva de 0.05% na tensão de aceleração do tubo altera o espectro de raios X, aumenta o ruído de contraste e permite que uma falha ou uma junta frágil passe despercebida na inspeção.

O tubo de microfoco utilizado neste trabalho opera com tensões entre 130 kV e 160 kV e uma corrente de feixe de dezenas de microamperes. O circuito de realimentação mantém a tensão de aceleração, e os capacitores cerâmicos dentro desse circuito definem tanto a velocidade de resposta quanto a margem de fase.

Este artigo aborda o mecanismo de loop, os três problemas que comprometem a estabilidade e seis etapas de projeto que mantêm a margem.

2. Mecanismo Central

2.1 Divisor e largura de banda do loop

Um circuito de realimentação de alta tensão contém um divisor resistivo, um amplificador de erro, um capacitor de compensação C_f e um amplificador de isolamento ou optoacoplador. A relação do divisor define a saída: V_out = V_ref/β, onde β = R2/(R1+R2).

A largura de banda define a velocidade com que o circuito corrige uma variação de carga. Para uma rede de compensação de polo único, o ponto de corte de −3 dB situa-se próximo a:

f_c ≈ 1 / (2π · R_f · C_f)

Onde R_f é a resistência de compensação em ohms e C_f a capacitância de compensação em farads. As taxas de quadros do Nano-CT atingem várias centenas de quadros por segundo, portanto, o crossover precisa operar em 1 kHz ou mais.

Essa exigência força a capacitância (C_f) a permanecer estável em diferentes temperaturas. Um dielétrico de Classe II pode perder mais de 80% de sua capacitância entre 25 °C e 85 °C, o que reduz a capacitância (f_c) e aumenta o tempo de recuperação.

2.2 Impedância e fator de dissipação efetivo

O modelo de capacitor possui três elementos, portanto sua impedância é:

Z_C = ESR + j(ωL − 1/(ωC))

Onde ESR é a resistência em série equivalente em ohms, L a indutância em série equivalente em henrys, C a capacitância em farads e ω a frequência angular em radianos por segundo.

O dielétrico e a metalização contribuem para as perdas. O fator de dissipação efetiva em alta tensão combina ambos:

DF_eff = tanδ + ω · C · ESR

Onde tanδ é a tangente de perda do dielétrico, ωC·ESR a perda nos eletrodos e condutores, e DF_eff o fator de dissipação efetivo total.

Um valor de DF_eff mais baixo significa uma redistribuição de carga mais rápida na rede de compensação e menor atraso de fase. N4700 Os componentes de Classe I mantêm o DF_eff abaixo de 0.1% a 100 kHz e tensão nominal, enquanto um componente X7R padrão fica acima de 1%.

2.3 Margem de fase e compensação zero

A margem de fase define o quanto o circuito de espira pode tolerar antes de começar a oscilar. Ela é medida com ganho unitário.

PM = 180° + ∠Aβ

Onde Aβ é o ganho em malha aberta da referência ao nó de realimentação, e PM é a margem de fase em graus.

Um capacitor de compensação com um resistor em série cria um zero que cancela um polo do estágio de potência:

f_z = 1 / (2π · R_f · C_f)

Onde R_f é a resistência em série em ohms, C_f a capacitância de compensação em farads e f_z a frequência zero em hertz. Se C_f diminui com a temperatura, o zero se desloca e a margem pode cair de 60° para menos de 30°, o que se manifesta como oscilação de baixa frequência na saída e faixas periódicas na imagem.

2.4 Layout, blindagem e aterramento

O layout define o nível de ruído do sinal amostrado. Mantenha as trilhas do divisor de tensão afastadas dos nós de comutação do inversor e use cabo blindado ou par trançado para reduzir o acoplamento dV/dt. Posicione C_f próximo à entrada do amplificador de erro e faça um curto-circuito no retorno de terra.

Adicione ranhuras de isolamento e um plano de aterramento blindado entre as regiões de alta e baixa tensão, para que a fuga de corrente superficial não altere a relação do divisor de tensão. Emparelhe os resistores do divisor simetricamente para manter o gradiente térmico baixo. Com essas medidas, o ruído no nó de realimentação cai de dezenas de milivolts para alguns milivolts, e a instabilidade de alta tensão permanece abaixo de 0.01%.

2.5 Resultados medidos em um nano-CT de 130 kV

Um nano-CT de microfoco de 130 kV foi construído com uma frequência de cruzamento de 1.5 kHz e uma margem de fase alvo de 60°. A rede de compensação utilizou um componente N4700 com R_f = 10 kΩ e C_f = 10 nF, que define o zero em 1.6 kHz.

O ganho de loop medido variou em menos de 0.5 dB, e a margem de fase caiu apenas 4° de 25 °C para 65 °C. O banding da imagem diminuiu cerca de 80% em comparação com a versão anterior do X7R.

Figura 1 — R_f em 10 kΩ e C_f em 10 nF definem o zero de compensação em 1.6 kHz, e um dielétrico de Classe I manteve a margem de fase dentro de 4° a 65 °C.

3. Pontos problemáticos de engenharia

Problema 1: Atraso do divisor e acoplamento de ruído

Um tubo nano-CT opera com uma corrente de feixe baixa para manter o ponto focal pequeno, portanto o divisor apresenta uma resistência total na faixa de GΩ. A capacitância paralela equivalente inclui capacitâncias parasitas resistivas, capacitância parasita da placa de circuito impresso e o capacitor de amostragem, e a constante de tempo RC resultante atinge milissegundos.

O feedback amostrado fica então atrasado em relação à saída real. O ruído de comutação também se acopla ao nó, de modo que o ADC lê a ondulação em vez da média CC. No modo de kV rápido, o atraso se manifesta como sobreimpulso, e a dose do primeiro quadro pode ficar aquém do ponto de ajuste em mais de 10%.

Problema 2: A deriva de compensação colapsa a margem de fase

Os capacitores MLCC padrão parecem adequados como capacitores de compensação, e os dielétricos de Classe II sofrem deriva com a temperatura, a tensão e o tempo. Durante uma varredura longa, a cabeça aquece da temperatura ambiente para 60 °C ou 70 °C, e a capacitância de compensação pode cair de 20% a 50%.

O zero se desloca e um laço que era estável começa a oscilar em baixa frequência. A imagem mostra faixas periódicas. Um teste de protótipo à temperatura ambiente não detecta o problema, e os componentes X7R adicionam um segundo termo de deriva devido ao seu comportamento de polarização CC.

Problema 3: Tempo de estabilização sob carga pulsada

A varredura passo a passo eleva a corrente do tubo do nível de espera ao nível máximo em microssegundos, e a alimentação deve estabilizar em menos de 1 ms. O tempo de estabilização é o seguinte:

t_settle ≈ 4 / (ζ · ω_n)

Onde ζ é a taxa de amortecimento, ω_n a frequência natural em radianos por segundo e t_settle o tempo de acomodação em segundos.

Um circuito de compensação lento ou um capacitor com alta ESR prolonga o t_settle para vários milissegundos. Os primeiros frames ficam então subdosados, a relação sinal-ruído cai e o intertravamento pode disparar. Para esferas de solda com menos de 100 µm, um erro de dose de 5% no primeiro frame é suficiente para produzir uma chamada falsa de falha.

4. Etapas de projeto

Estratégia 1: Bloquear a capacitância de compensação com um componente de Classe I

O N4700 é um dielétrico de Classe I com um coeficiente de temperatura de ±30 ppm/°C de −25 °C a +125 °C e praticamente nenhuma dependência da polarização CC. Na rede de compensação, ele mantém o zero dentro de 1% em toda a faixa de operação, de modo que a margem de fase permanece acima de 45°. Classifique o componente para pelo menos o dobro da tensão de trabalho para minimizar os efeitos da polarização.

Estratégia 2: Manter DF_eff abaixo de 0.1% a 100 kHz

Escolha um dielétrico de baixa perda e um encapsulamento com baixa ESR. A defasagem adicional do capacitor é φ_C = arctan(DF_eff), que é de 0.001 rad a 0.1%, ou cerca de 0.057°. Essa defasagem é pequena o suficiente para ser ignorada no projeto do circuito. Um DF_eff baixo também reduz o autoaquecimento, o que elimina uma segunda fonte de deriva capacitiva.

Estratégia 3: Otimizar a largura de banda do divisor

A resposta do divisor é dada por f_div = 1/(2π R_eq C_par), onde R_eq é a resistência equivalente do divisor e C_par a capacitância parasita total. Projete f_div para ser pelo menos cinco vezes a frequência de chaveamento e acima da frequência de cruzamento do laço.

Reduza a resistência do divisor, use resistores de alta tensão com baixa capacitância parasita e encurte as trilhas de amostragem. Para um sistema de 160 kV, a resistência total do divisor geralmente varia de 500 MΩ a 2 GΩ, o que equilibra a precisão da amostragem com a velocidade de resposta.

Estratégia 4: Limitar a descarga parcial a 5 pC

A descarga no caminho de realimentação introduz ruído de pico no nó de amostragem. HVCT8G Os componentes da HVC apresentam uma capacitância de 5 pC ou menos na tensão nominal, bem abaixo dos 10 pC a 50 pC dos componentes genéricos de filme de alta tensão. Uma baixa capacitância diferencial (PD) proporciona um sinal de feedback mais limpo e menor interferência eletromagnética (EMI). Inspecione cada componente antes da montagem e rejeite qualquer unidade com capacitância acima de 5 pC.

Estratégia 5: Combine os resistores do divisor com o capacitor.

A relação de divisão varia com o coeficiente de temperatura do resistor, assim como com o do capacitor. resistores HVRGHP Mantenha o TCR em ±25 ppm/°C. Combinado com capacitores N4700, a relação varia menos de 0.05% com a temperatura, o que mantém a tensão da válvula no ponto de ajuste. Forneça aos resistores uma margem de pelo menos 2× a potência para que o autoaquecimento não adicione deriva.

Estratégia 6: Verificar com um modelo de circuito fechado e uma medição

Crie um modelo comportamental no Saber ou PSpice com ESR, ESL e capacitâncias parasitas da placa de circuito impresso e plote o diagrama de Bode em malha aberta. Busque uma frequência de crossover entre 1 kHz e 2 kHz, uma margem de fase acima de 45° e uma margem de ganho acima de 10 dB. Em seguida, interrompa o circuito em hardware e meça o sinal com um analisador de redes.

Cubra os extremos: kV mínimo e máximo, sem carga e com carga total, frio e quente. Compare o ponto de cruzamento e a margem medidos com o modelo antes da liberação do projeto.

Verificações pré-entrega

• Medir C_f de −25 °C a +85 °C; variação da capacitância inferior a ±1%.
• Meça o diagrama de Bode; cruzamento de 1 kHz para 2 kHz, margem acima de 45°.
• Em plena carga e regime térmico estável, a ondulação de saída é inferior a 0.1%.
• Analise todos os capacitores de alta tensão em busca de descargas parciais (DP) e rejeite aqueles com DP acima de 5 pC.
• Executar 1,000 ciclos de alta tensão (kV); erro de dose no primeiro quadro inferior a 5%.
• Registre a variação da relação de divisão em toda a faixa de temperatura.

Parâmetro do componente	Valor típico	Condição de teste
Tensão nominal (série HVCT8G)	10 kV CC	alta potência 1.5× por 60 s
Capacidade	4700 pF ±20% (472M)	1 MHz, 1 V rms
ESR a 1 MHz	abaixo de 50 mΩ	-
Indutância do laço (corda E40)	abaixo de 8 nH	Espaçamento entre terminais de 40 mm
resistência de isolamento	acima de 10 GΩ a 500 V CC	25 °C, 60% UR
Faixa de temperatura	-40°C a +125°C	Série IEC 60068-2
Capacidade de dv/dt de pulso	acima de 50 kV/µs	na tensão nominal

5. Capacitores HVC para o circuito de realimentação do nano-CT

A estabilidade do circuito depende de duas propriedades principais: capacitância que se mantém constante em diferentes temperaturas e perdas que permanecem baixas na frequência de comutação. A HVC fabrica componentes para ambas as características em uma fábrica própria de 6,000 m² em Dongguan, com uma gama de tensões de 1 kV a 150 kV.

Seis parâmetros que importam aqui.

• TCC de ±30 ppm/°C. A capacitância se mantém constante em toda a faixa de operação, portanto o zero de compensação permanece fixo e a margem de fase permanece reproduzível.
• DF_eff abaixo de 0.1% a 100 kHz. O atraso de fase do capacitor permanece abaixo de 3.4°, o que praticamente não impacta o projeto do circuito.
• PD em ou abaixo de 5 pC. Sinais de feedback fracos mantêm sua relação sinal-ruído e o nó de amostragem não detecta picos de descarga.
• Alta frequência de auto-ressonância e baixa ESL. O capacitor de 4700 pF é útil em frequências de 100 kHz e superiores, onde a rede de compensação precisa atuar.
• Parâmetros estáveis ​​ao longo da vida útil. Um teste de 1,000 horas a 125 °C mantém a deriva da capacitância abaixo de 1% e a variação da ESR abaixo de 20%, de modo que o zero não se altera durante os anos de serviço.
• Peças coordenadas para todo o percurso. HVR-BSP resistores de classificação e diodos HV de recuperação rápida Combine o capacitor do divisor de tensão com o capacitor do estágio retificador.

Entrega e suporte

As peças padrão são enviadas em 4 a 8 semanas e os conjuntos personalizados em 6 a 10 semanas. A engenharia de aplicação da HVC oferece suporte à simulação de loop, seleção de capacitores, emparelhamento de divisores e validação do sistema. As peças da HVC correspondem aos parâmetros elétricos de Murata Componentes DHS/DHR, Vishay HVCC e TDK UHV/FHV, e enviados com relatórios de testes de referência.

Envie a topologia, o valor alvo do crossover, a resistência do divisor e a faixa de temperatura. A HVC retorna uma folha de seleção de capacitores com dados de TCC, DF_eff e PD, além de um kit de avaliação com duas amostras, em até cinco dias úteis.

6. Perguntas frequentes

P1: Por que uma deriva de tensão de 0.05% é importante em nano-CT?

Como uma pequena variação de tensão altera o espectro de raios X, e o espectro define o contraste entre uma falha e uma solda sólida, em uma protuberância de 100 µm, a perda de contraste é suficiente para ocultar um defeito. O circuito mantém a tensão, portanto, a estabilidade do circuito e a qualidade da imagem estão interligadas.

Q2: Qual dielétrico pertence a uma rede de compensação?

Um dielétrico de Classe I, como o N4700, apresenta uma tolerância de ±30 ppm/°C e não depende da polarização. Um componente de Classe II, como o X7R, pode perder de 20% a 50% de sua capacitância em uma variação de temperatura de 25 °C a 70 °C, o que desloca o zero de compensação e reduz a margem de fase.

Q3: Qual é o nível aceitável de perda no capacitor do circuito?

Mantenha o DF_eff abaixo de 0.1% a 100 kHz. A contribuição da fase é arctan(DF_eff), portanto, 0.1% adiciona cerca de 3.4° de atraso. Perdas maiores também aquecem o componente, e um componente Classe II aquecido sofre deriva, o que adiciona um segundo erro, ainda maior.

Q4: Como configuro a largura de banda do divisor?

Projete f_div = 1/(2π R_eq C_par) para ser pelo menos cinco vezes a frequência de comutação e acima da frequência de cruzamento do laço. Reduza a resistência do divisor, use resistores de baixa capacitância parasita e encurte as trilhas de amostragem. A resistência total de 500 MΩ a 2 GΩ é a faixa usual em 160 kV.

Q5: A descarga parcial realmente afeta o sinal de feedback?

Sim. Cada evento de descarga gera um pico no nó de amostragem, e o circuito não consegue distinguir um pico de uma mudança real na saída. Componentes blindados para 5 pC ou menos mantêm o nó limpo; componentes não blindados podem apresentar leituras de dezenas de pC e adicionar ruído que se manifesta como faixas.

Q6: O que a validação final deve abranger?

Meça o diagrama de Bode com um analisador de redes e verifique o cruzamento, a margem de fase e a margem de ganho. Execute os testes nos extremos: kV mínimo e máximo, sem carga e com carga total, a frio e a quente. Em seguida, confirme o erro de dose do primeiro quadro após 1,000 ciclos de kV rápido.

7. Referências

1. IEC 60601-1:2005+AMD1:2012, Equipamentos eletromédicos — Parte 1: Requisitos gerais de segurança básica e desempenho essencialGenebra: IEC, 2012.
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3. CEI 60384-8, Capacitores fixos para uso em equipamentos eletrônicos — Parte 8: Capacitores fixos com dielétrico cerâmico, Classe 1Genebra: IEC, 2015.
4. CEI 60270, Técnicas de teste de alta tensão — Medições de descarga parcialGenebra: IEC, 2015.
5. Erickson, RW e Maksimović, D., Fundamentos de Eletrônica de Potência, 3ª ed. Cham: Springer, 2020.
6. Mohan, N., Undeland, TM, e Robbins, WP, Eletrônica de Potência: Conversores, Aplicações e Projeto, 3ª ed. Hoboken, NJ: Wiley, 2003.
7. CJ Hourdakis, Determinação da tensão de pico prática (PPV) do tubo de raios X de diagnóstico a partir de medições de tensão de pico média ou média aritmética., Física em Medicina e Biologia, vol. 56, nº 7, pp. 2199-2217, 2011. https://doi.org/10.1088/0031-9155/56/7/019
8. Utilização de condensadores cerâmicos 3 kV (Discussão sobre a estabilidade de C0G/NP0 vs X7R/Y5S), Forum Retrotechnique, https://forum.retrotechnique.org/t/utilisation-des-condensateurs-ceramiques-3kv/115858 .
9. Notas técnicas sobre projeto e confiabilidade de capacitores (índice inclui Temporada de Arco, Efeitos Corona e Impacto do Layout da PWB em Falhas de Alta Tensão), Johanson Dielectrics, Inc., https://www.johansondielectrics.com/tech-notes/capacitors-all/ .
10. EUA 6,937,027, Sensor híbrido para detecção de descargas parciais de alta frequência, Hanyang Hak Won Co., Ltd., concedido em 2005, https://www.freepatentsonline.com/6937027.html .
11. Equipe de Engenharia de Aplicações HVC, Capacitor Cerâmico De Alta Tensão Recursos técnicos, https://www.hv-caps.com