Controle de temporização da descarga de excímeros: controle de disparo do FPGA

Controle de temporização da descarga de excímeros: controle de disparo do FPGA

Sumário

O gatilho determina quando o banco de pulsos é acionado, portanto, a variação de atraso do gatilho impacta diretamente na energia do pulso. A temporização do microcontrolador não consegue atingir a precisão de subnanossegundos necessária para litografia e micromecanização. Este artigo apresenta o cálculo da variação de atraso, as opções de isolamento e seus respectivos diagramas de propagação, quatro modos de falha em campo e os parâmetros dos componentes passivos que mantêm a temporização estável por meses.

1. Introdução

Um circuito de excímero é acionado quando o banco de baterias é carregado, o gás está pronto e a cavidade está alinhada. O sinal de disparo precisa chegar nesse instante, a cada pulso, em taxas de até 6 kHz.

Qualquer variação no atraso do disparo resulta em uma variação na energia do pulso. Em litografia, isso se manifesta como uma dispersão na largura da linha, e em micromecanização, como uma não uniformidade na profundidade.

Os geradores de gatilho de microcontroladores e DSPs têm resolução de 10 ns a 100 ns e jitter de 5 ns a 20 ns. Isso não é suficiente para os totais subnanossegundos necessários para esses processos.

Este artigo aborda a aritmética de temporização, a arquitetura FPGA, as opções de isolamento, quatro modos de falha observados em campo e os componentes passivos cujas capacitâncias parasitas determinam o número final.

2. Mecanismo Central

2.1 Resolução de temporização a partir do relógio

O menor intervalo de tempo que um gatilho digital pode produzir segue o período do relógio:

T_res = 1 / f_clock

onde T_res é a resolução de temporização e f_clock a frequência do clock.

Um clock de 200 MHz fornece 5 ns. Para atingir 1 ns, é necessário um clock acima de 1 GHz ou um PLL fracionário-N que interpole entre as bordas. Os blocos de PLL modernos mantêm a resolução e o jitter abaixo de 100 ps.

2.2 A soma de jitter

Três contribuições independentes definem a variação do gatilho, e sua soma resulta na raiz quadrada da soma dos quadrados:

J_total = √(J_FPGA² + J_ISO² + J_GD²)

onde J_total é a variação total da latência de disparo, J_FPGA a variação interna da FPGA, J_ISO a variação adicionada pela barreira de isolamento e J_GD a variação do circuito de acionamento do gate.

Com 100 ps, ​​300 ps e 200 ps, ​​o total chega a 374 ps. A mesma soma com um optoacoplador na posição de isolamento resulta em cerca de 200 ns, o que é 500 vezes pior.

2.3 Sincronização multicanal

Fontes de alimentação com múltiplos módulos precisam ter seus canais alinhados com uma precisão de aproximadamente 1 ns. O erro entre dois canais combina a diferença de atraso e a diferença de jitter:

Δt = |Delay_1 − Delay_2| + |Jitter_1 − Jitter_2|

onde Δt é o erro de sincronização entre dois canais, Delay é o atraso de propagação em cada canal e Jitter é a variação de amplitude (jitter) de cada canal.

Linhas de atraso correspondentes em ±200 ps com jitter correspondente em ±100 ps resultam em 600 ps. Isso mantém quatro módulos dentro da janela onde disparam simultaneamente.

2.4 Opções de isolamento e seus respectivos atrasos

O FPGA opera com tensões de 1.8 V a 3.3 V, enquanto o estágio de potência opera com tensões de 20 kV a 40 kV. Os optoacopladores atrasam o sinal em 1 µs a 10 µs e apresentam jitter de 100 ns a 500 ns. Os transformadores atrasam o sinal em 100 ns a 500 ns e apresentam jitter de 10 ns a 50 ns. Os enlaces de fibra óptica atrasam o sinal em 50 ns a 200 ns e apresentam jitter de 10 ps a 100 ps.

O atraso é compensável porque é constante. A variação temporal (jitter) não é, porque se soma ao total em §2.2.

2.5 Parasitas passivos que alteram o tempo

Um capacitor de desacoplamento com alta ESL permite que a tensão de alimentação caia durante um aumento rápido da corrente:

ΔV = ESL × di/dt

onde ΔV é a queda de tensão no trilho, ESL é a indutância em série equivalente do capacitor de desacoplamento e di/dt é a inclinação da corrente.

Essa queda de sinal atinge a árvore de clock do FPGA e se torna um erro de temporização. Um resistor limitador de corrente retarda a borda de subida que alimenta, e o atraso segue a constante de tempo do circuito resistor-capacitor:

τ = R_lim × C_load

onde τ é a constante de tempo da borda, R_lim a resistência limitadora de corrente e C_load a capacitância no nó acionado.

A energia do pulso segue então a dispersão do gatilho. A sensibilidade é linear em relação ao valor da oscilação (jitter).

ΔE / E = k × σ_t

onde ΔE / E é a variação fracionária da energia do pulso, σ_t é a variação do gatilho em nanossegundos e ka é o coeficiente de aproximadamente 2% por nanossegundo. Com uma variação de 2 ns, a energia do pulso varia 4%.

Figura 1 — Um PLL de 100 ps, ​​um enlace de fibra de 300 ps e um acionamento de gate de 200 ps resultam em 374 ps na raiz quadrada da soma dos quadrados, bem dentro da meta de 500 ps.

3. Pontos problemáticos de engenharia

Problema 1: Oscilação que se manifesta como propagação de energia pulsada.

Um laser operando com jitter de disparo de 2 ns apresentou uma variação de energia de pulso para pulso de 4%. A litografia mostrou essa variação como alargamento da largura da linha, enquanto a micromecanização a mostrou como variação de profundidade.

A assistência técnica alterou a mistura de gases e, em seguida, a óptica. A distribuição do atraso de disparo medida mostrou a verdadeira origem do problema, que sempre esteve presente na cadeia de temporização.

Problema 2: Desequilíbrio de canais que sobrecarrega um módulo

Uma fonte de alimentação com quatro módulos e um erro de sincronização de 5 ns disparou seus módulos em sequência. O primeiro módulo conduziu a maior parte da corrente, o último conduziu a menor parte, e a distribuição de energia foi desigual.

Os módulos que apresentaram defeito foram atribuídos à qualidade dos capacitores. As medições de atraso entre os canais indicaram uma distorção de 5 ns como causa do problema.

Problema 3: Um optoacoplador no caminho de isolamento

Uma barreira de optoacoplador adicionou 5 µs de atraso e 200 ns de jitter. O atraso foi calibrado fora do cronograma, de modo que o gatilho ainda chegava no tempo, em média.

A oscilação (jitter) não pôde ser eliminada pela calibração. Ela se somou diretamente ao total de 374 ps e, por si só, fez com que a soma ultrapassasse a meta de 1 ns.

Problema 4: Desacoplamento da degradação que causa deriva no tempo de resposta.

Capacitores de desacoplamento com alta ESL (indutância equivalente de fonte) permitem que a tensão de alimentação caia durante transientes rápidos. Com o envelhecimento dos componentes, essa queda aumenta, e a instabilidade do clock do FPGA (falha de clock) também aumenta.

O sincronismo se deteriorou ao longo de meses sem um evento específico que pudesse ser apontado como causa. A capacitância permaneceu dentro da tolerância durante todo o período, portanto, uma verificação de rotina indicou que o banco estava saudável.

Problema 5: Ausência de medição de jitter em campo.

Um sistema media a energia do pulso e a taxa de repetição, mas nunca o tempo de disparo em si. Quando o tempo de disparo variava, a flutuação de energia era registrada como um problema de processo.

Um contador de intervalo de tempo no caminho do gatilho transforma a mesma deriva em um número que possui um limite e uma linha de tendência.

4. Etapas de projeto

Estratégia 1: Escolha um FPGA com um PLL de baixo jitter.

Utilize um dispositivo com um PLL integrado com jitter inferior a 100 ps, ​​operando a 1 GHz ou superior. Implemente a lógica de disparo na malha próxima aos pinos de saída para que o atraso de propagação interno permaneça curto e previsível.

Em seguida, verifique o caminho do clock como um sistema. A distribuição de clock em nível de placa geralmente contribui com mais jitter do que o próprio PLL.

Estratégia 2: Transmitir isolamento através da fibra

Utilize transmissores e receptores de fibra com classificação de jitter inferior a 100 ps e largura de banda de enlace acima de 100 MHz para que a taxa de transmissão na borda se mantenha estável durante a travessia. Fibra multimodo com núcleo de 50 µm a 62.5 µm proporciona acoplamento confiável nessa taxa de dados.

A substituição de um optoacoplador por uma ligação de fibra óptica desloca o termo de isolamento de 200 ns para 100 ps, ​​o que possibilita o total de 374 ps.

Estratégia 3: Ajustar as linhas de atraso e calibrar cada canal.

Utilize linhas de atraso casadas com uma tolerância de ±200 ps, ​​meça cada canal durante o comissionamento e carregue a correção nos registradores de atraso do FPGA. Linhas casadas, somadas à variação de atraso (jitter) correspondente, resultam em um erro de sincronização de 600 ps em quatro canais.

Registre o erro a cada turno e dispare um alarme em 500 ps. O desvio de canal aumenta quando um driver ou um resistor envelhece, e aparece no registro muito antes de aparecer no processo.

Estratégia 4: Mantenha os parasitas passivos sob controle.

Uso N4700 Componentes com ESL abaixo de 10 nH para desacoplamento do FPGA, montados nos pinos de alimentação. A queda de tensão na linha de alimentação varia com o ESL e essa queda se propaga até a árvore de clock como erro de temporização.

Limitar a corrente com HVRGHP Componentes de película espessa com ESL abaixo de 5 nH, colocados nos pinos de saída do FPGA, e verificar o valor e a indutância a 100 MHz. diodo de recuperação rápida Um intervalo de tempo de disparo (trr) de 25 a 35 ns protege a saída sem injetar carga de recuperação na borda de disparo.

Estratégia 5: Monitore o tempo e mantenha os componentes estáveis.

Meça a variação temporal (jitter) e o erro de sincronização com um contador de intervalo de tempo de alta resolução e compare ambos com a linha de base de comissionamento. Alarme a 500 ps de jitter e 1 ns de erro de sincronização.

Uso HVCT8G encapsulamentos na interface de alta tensão, onde sua baixa indutância de loop mantém o caminho de acoplamento curto. Murata As peças do tipo parafuso são a referência para essa posição, e um capacitor de filme Abrange o desacoplamento de baixa frequência que as partes cerâmicas não alcançam.

Parâmetro do componente	Valor típico	Condição de teste
Tensão nominal (série HVCT8G)	10 kV CC	alta potência 1.5× por 60 s
Capacidade	4700 pF ±20% (472M)	1 MHz, 1 V rms
ESR a 1 MHz	abaixo de 50 mΩ	-
Indutância do laço (corda E40)	abaixo de 8 nH	Espaçamento entre terminais de 40 mm
resistência de isolamento	acima de 10 GΩ a 500 V CC	25 °C, 60% UR
Faixa de temperatura	-40°C a +125°C	Série IEC 60068-2
Capacidade de dv/dt de pulso	acima de 50 kV/µs	na tensão nominal

5. Capacitores de desacoplamento HVC para estágios de disparo de FPGA

Três requisitos norteiam a escolha neste nó: ESL suficientemente baixo para suportar a tensão de alimentação durante uma rápida variação de corrente, capacitância que não sofra deriva com a temperatura e um encapsulamento que se encaixe nos pinos de alimentação do FPGA. A HVC fabrica componentes N4700 para esse conjunto, em uma fábrica própria de 6,000 m² em Dongguan, em uma faixa de tensão de 1 kV a 150 kV.

Seis parâmetros que importam aqui.

• Um ESL abaixo de 10 nH mantém a queda de tensão durante transientes rápidos, o que impede que a oscilação do clock seja contabilizada no total da seção 2.2.
• Um valor de tanδ inferior a 0.1% mantém o autoaquecimento desprezível, de modo que o valor da capacitância permanece estável durante longos períodos de operação.
• A tolerância de ±30 ppm/°C ao TCC mantém o valor de desacoplamento em toda a faixa de temperatura do invólucro, de modo que a temporização não varie com as condições ambientais.
• Descarga parcial inferior a 5 pC na tensão nominal. A blindagem contra descarga parcial elimina microarcos internos que adicionariam ruído à linha de clock.
• Cobertura de 1 kV a 150 kV em formatos de terminais radiais e de parafuso, de modo que um único sistema dielétrico atenda ao desacoplamento do FPGA, à alimentação do circuito de acionamento do gate e ao nó de interface de alta tensão.
• Qualificados como substitutos diretos para marcas de primeira linha em serviços de campo de fontes de luz DUV e especificados por fabricantes de equipamentos originais (OEMs) de laser em novas plataformas. Os componentes HVC correspondem aos parâmetros elétricos e dimensões de encapsulamento dos capacitores de alta tensão tipo parafuso da Murata.

Entrega e suporte

As peças padrão são enviadas em 4 a 8 semanas e os conjuntos de desacoplamento combinados em 6 a 10 semanas. A engenharia de aplicações HVC oferece suporte para análise de jitter, revisão da interface de isolamento, correspondência de linhas de atraso e simulação de queda de tensão nos trilhos.

Envie a frequência do clock, o jitter alvo, a quantidade de canais e a distância de isolamento. A HVC retorna uma lista de componentes com os números das peças, a distribuição de ESL e ESR e um kit de avaliação com duas amostras em até cinco dias úteis.

6. Perguntas frequentes

Q1: Qual é a variação de atraso (jitter) que um FPGA pode atingir?

O valor total é inferior a 500 ps, ​​e 374 ps com uma divisão realista de 100 ps do PLL, 300 ps do link de isolamento e 200 ps do circuito de acionamento do gate. Esse total vem da raiz quadrada da soma dos quadrados, portanto o termo de maior magnitude domina e merece maior atenção.

Q2: Por que os optoacopladores não funcionam para esse gatilho?

Porque a variação temporal (jitter) varia de 100 ns a 500 ns. O atraso pode ser calibrado fora do cronograma, mas o jitter não, portanto, um optoacoplador adiciona 200 ns a um total medido em centenas de picossegundos. Um enlace de fibra óptica oferece o mesmo isolamento com uma variação temporal de 10 ps a 100 ps.

P3: Como faço para sincronizar quatro canais de disparo?

Utilize linhas de atraso com tolerância de ±200 ps e jitter com tolerância de ±100 ps, ​​o que resulta em um erro de 600 ps a partir de Δt = |Atraso_1 − Atraso_2| + |Jitter_1 − Jitter_2|. Em seguida, calibre o registrador de atraso de cada canal durante o comissionamento e configure um alarme para uma deriva de 500 ps.

Q4: Quanta variação de energia o jitter causa?

Cerca de 2% por nanossegundo, portanto, 2 ns de jitter resultam em uma variação de energia de pulso a pulso de 4%. Isso é visível como alargamento da largura da linha em litografia e como não uniformidade de profundidade em micromecanização. Reduzir o jitter para 374 ps diminui a variação de energia para aproximadamente 0.7%.

Q5: Por que a indutância de varredura equivalente (ESL) do capacitor de desacoplamento é importante para a temporização?

Como a queda de tensão na linha de alimentação segue a relação ΔV = ESL × di/dt, e essa queda atinge a árvore de clock do FPGA, um componente com 50 nH de ESL permite que a linha de alimentação se mova cinco vezes mais do que um componente com 10 nH, e a instabilidade do clock aumenta proporcionalmente. Monte os componentes nos pinos de alimentação para eliminar o loop.

Q6: Quais gatilhos de serviço o estágio de gatilho deve usar?

Alarme a 500 ps de jitter ou 1 ns de erro de sincronização, medidos com um contador de intervalo de tempo. A tendência de ambos é comparada com a linha de base de comissionamento. A capacitância permanece dentro da tolerância enquanto o tempo decai, portanto, a medição do tempo é o único indicador precoce.

7. Referências

1. E. Kuffel, WS Zaengl, J. Kuffel, Fundamentos de Engenharia de Alta Tensão, 2ª ed., Newnes, 2000.
2. N. Mohan, TM Undeland, WP Robbins, Eletrônica de Potência: Conversores, Aplicações e Projeto, 3ª ed., Wiley, 2003.
3. Aviso MIL-HDBK-217F 2, Previsão da confiabilidade de equipamentos eletrônicos 1995.
4. IEC 60384-1:2021, Capacitores fixos para uso em equipamentos eletrônicos - Parte 1: Especificação genérica, 6ª ed. Genebra: IEC, 2021.
5. IEC 60664-1:2020, Coordenação de isolamento para equipamentos em sistemas de alimentação de baixa tensão - Parte 1: Princípios, requisitos e testes, 3ª ed. Genebra: IEC, 2020.
6. H. Nakao, Y. Yonezawa, T. Sugawara, Y. Nakashima e F. Kurokawa, Método de avaliação online da degradação de capacitores eletrolíticos para previsão de falhas em fontes de alimentação chaveadas controladas digitalmente., IEEE Transactions on Power Electronics, vol. 33, no. 3, pp. 2552-2558, 2018. https://doi.org/10.1109/tpel.2017.2691048.
7. AN2001_06 — Conexão em Série de IGBTs, Infineon Technologies, AN2001_06, http://www.infineon.com/dgdl/Infineon-AN2001_06_Series_connection_of_IGBTs-AN-v1.0-en.pdf?fileId=db3a304412b407950112b40f000d12f7 .
8. JP 3979823 B2, 巻線装置及びそれを用いた高電圧パルス発生装置 (Equipamento de enrolamento e gerador de pulso de alta tensão que o utiliza), Gigaphoton Inc., https://www.sumobrain.com/patents/JP3979823B2.html .
9. Energizando o futuro: como os MLCCs de alta tensão impulsionam a eficiência na eletrônica moderna., Murata, https://www.murata.com/en-eu/s/blog/powering-the-future-how-high-voltage-mlccs-drive-efficiency-in-modern-electronics.html .
10. Equipe de Engenharia de Aplicações HVC, Capacitor Cerâmico De Alta Tensão Recursos técnicos, https://www.hv-caps.com